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    • 专利摘要:
    記憶體裝置及控制器的配置係以具有相對於熟知記憶體裝置及控制器配置之降低接腳數的介面為基礎，多重選通信號至單一選通信號之降低可促成降低接腳數的介面。此外，在資料匯流排上所傳送之由有效負載所跟隨的封包標頭包含該有效負載之類型的編碼指示。本申請案之觀點有關以外部邏輯裝置來提供給傳統的記憶體裝置，其中在該處之邏輯裝置操縱單一選通及封包標頭，藉以准許單一選通操作。
    公开号:TW201324529A
    申请号:TW102101486
    申请日:2008-10-02
    公开日:2013-06-16
    发明作者:Roland Schuetz；Jin-Ki Kim
    申请人:Mosaid Technologies Inc；
    IPC主号:G11C7-00
    专利说明:
    記憶體裝置之單一選通操作
    大致地，本申請案有關控制器及至少一控制之記憶體裝置，且更特別地，有關使該控制器及記憶體裝置適應於單一選通模式之操作的方法及設備。
    在典型的電子記憶體配置中，讀取自及寫入至若干記憶體裝置係由控制器所組織，雙資料率同步動態隨機存取記憶體(DDR SDRAM)係此一配置的實例。針對寫入操作，控制器放置資料於資料匯流排之上，而同時在命令匯流排之上指示寫入命令，且在位址匯流排之上指示將儲存該資料於該處之特定記憶體裝置上的位置。針對讀取操作，控制器在命令匯流排之上指示讀取命令，且在位址匯流排之上指示將從該處來讀取資料之特定記憶體裝置上的位置，該記憶體裝置藉由放置所請求讀取的資料於資料匯流排之上而回應該讀取命令及位址。
    相較地，在選擇性的電子記憶體配置中，記憶體裝置係以環或迴圈而配置。與其共聯所存取之資料匯流排，不如具有串聯資料連接於控制器與該環中的第一記憶體裝置之間，例如該資料連接可為多重位元匯流排。在該資料連接上的第一記憶體裝置處所接收的資料信號係在其他的資料連接上傳遞至第二記憶體裝置之上，且在該其他資料連接上的第二記憶體裝置處所接收的資料信號係在另外的資料連接上傳遞至第三記憶體裝置之上，等等；因此，資料信號圍繞著該環而傳播，直至該資料信號回到控制器為止。除了資料信號透過該環而傳播之外，亦存在有命令選通信號及資料選通信號之額外的信號透過該環而傳播。
    針對寫入操作，控制器使命令選通信號自“0”躍遷至“1”，以指示命令及寫入資料封包的起始；同時在資料連接上，該控制器開始傳送命令及寫入資料封包，該命令及寫資料封包包含：指示特定之記憶體裝置及由將被寫入的資料所跟隨之將寫入資料的位址之寫入命令。然後，控制器使該命令選通信號自“1”躍遷至“0”，以指示該命令及寫入資料封包的結束。
    針對讀取操作，控制器使資料選通信號自“0”躍遷至“1”，以指示讀取資料封包的起始；同時，在資料連接上，該控制器開始傳送讀取資料封包，該讀取資料封包包含：指示資料將被讀取自該處之特定記憶體裝置及位址的讀取命令。然後，控制器使該資料選通信號自“1”躍遷至“0”，以指示該讀取資料封包的結束。接著，控制器使該資料選通信號自“0”躍遷至“1”，以指示該特定記憶體裝置的是，將所請求讀取之資料傳送於該資料連接之上。
    在該環配置之中，讀取命令指示記憶體裝置以供讀取資料轉移之用。讀取之長度係任意的且可中斷的，因為該讀取資料轉移操作的結束係由自“1”至“0”之資料選通信號的躍遷所決定；同樣地，寫入之長度係任意的且可中斷的，因為寫入資料轉移操作的結束係由自“1”至“0”之命令選通信號的躍遷所決定。
    如上述地，當記憶體裝置係以環而配置時，封包起源於控制器，且透過記憶體裝置之環而單方向地流動並回返至控制器。根據伴隨著資料及選通而並聯地分配時脈或同步地發出該時脈，不同的組態係可行的，而第二組態將根據額外之不同的時脈輸出接腳而比第一組態具有更多的接腳架空。
    接腳架空持續變成裝置間介面之被審慎監測的品質(例如控制器與第一記憶體裝置之間，或記憶體裝置之間的介面)，而具有低接腳架空係所欲的；也就是說，所企望的是，降低控制接腳對資料接腳的比例。
    100、400‧‧‧配置
    102、402‧‧‧控制器
    104、104A、104B、104C、404、404A、404B、404C‧‧‧記憶體裝置
    200、300、1000、1200、1300‧‧‧時序圖
    504‧‧‧傳統記憶體裝置
    506‧‧‧封包標頭解碼器
    604‧‧‧選通產生器
    606‧‧‧脈衝產生器
    606A‧‧‧用於脈衝產生器606之第一實例結構
    702、902‧‧‧正緣觸發之正反器
    704、804‧‧‧及(AND)閘
    606B‧‧‧用於脈衝產生器606之第二實例結構
    802‧‧‧負緣觸發之正反器
    904C‧‧‧命令及(AND)閘
    904D‧‧‧資料及(AND)閘
    第1圖描繪組構用於並聯時脈分配之記憶體裝置的環配置；第2圖描繪用於第1圖的配置之命令及寫入資料封包時序的時序圖；第3圖描繪用於第1圖的配置之讀取資料封包時序的時序圖；第4圖描繪依據本發明實施例之組構用於並聯時脈分配的記憶體裝置之配置；第5圖描繪依據本發明實施例之使用於第4圖的配置中之記憶體裝置；第6圖描繪依據本發明實施例之使用於第5圖的記憶體裝置中之封包標頭解碼器；第7圖描繪依據本發明實施例之使用於第6圖的封包標頭解碼器中之第一脈衝產生器；第8圖描繪依據本發明實施例之使用於第6圖的封包標頭解碼器中之第二脈衝產生器；第9圖描繪依據本發明實施例之使用於第6圖的封包標頭解碼器中之選通產生器；第10圖描繪用於第7圖之第一脈衝產生器的時序圖；第11圖描繪用於第9圖之選通產生器的時序圖；第12圖描繪用於由第5圖之記憶體裝置來操縱命令及寫入資料封包的時序圖；以及第13圖描繪用於由第5圖之記憶體裝置來操縱讀取資料封包的時序圖。
    在半導體記憶體裝置上之信號輸入(例如，接腳)的總數可透過獨特介面設計的使用而降低。透過包含“封包標頭”及有效負載之主要封包的傳送，可僅以一選通信號接腳來完成操作而不致降低功能性，其中封包標頭含有關於有效負載的類型之編碼資訊，例如該有效負載可為諸如已在使用超過一選通之系統中被傳送的原始封包之次要封包。
    關於如在此封包標頭中所編碼之有效負載類型之資訊的包含，可僅以一選通信號來促成其中在以前需要超過一選通信號於該處之裝置的操作，亦即，先前地，各個功能或類型的命令已與不同的選通信號相關聯。本申請案之觀點有關以邏輯裝置來包裹傳統的記憶體裝置，其中該等邏輯裝置操縱單一選通及封包標頭於該處，藉以准許單一選通操作。
    依據一實例之實施例，提供有一種記憶體裝置之控制方法，該方法包含傳送一選通信號，該選通信號定界一主要封包；以及同時傳送該主要封包於一資料匯流排之上，該主要封包包含由一有效負載所跟隨之一封包標頭，該封包標頭指示將與該有效負載相關聯之一類型。在其他實例之實施例中，記憶體裝置控制器係設置用以執行此方法，以及可電腦讀取之媒體係設置用以使記憶體裝置控制器適應於執行此方法。
    依據一實例之實施例，提供有一種記憶體裝置，該記憶體裝置包含內部記憶體裝置及封包標頭解碼器。該內部記憶體裝置包含複數個資料匯流排輸入，用以接收一信號於資料匯流排之上；第一選通輸入，用以接收第一選通信號，該第一選通信號指示的是，在該資料匯流排上之該信號有關第一類型之封包；以及第二選通輸入，用以接收第二選通信號，該第二選通信號指示的是，在該資料匯流排上之該信號有關第二類型之封包。該封包標頭解碼器包含時脈輸入，用以接收系統時脈信號；反相時脈輸入，用以接收反相系統時脈信號；資料匯流排輸入，用以接收該信號之一部分於該資料匯流排之上；第三選通輸入，用以接收第三選通信號；脈衝產生器，用以根據該反相系統時脈信號及該第三選通信號來產生第四選通信號；以及選通產生器，用以根據以下來產生該第一選通信號及該第二選通信號的其中之一：該系統時脈信號；該資料匯流排上之該信號的該部分；以及該第四選通信號。
    依據一實例之實施例，提供有一種記憶體裝置，該記憶體裝置包含記憶體控制器及記憶體裝置。該記憶體控制器包含選通輸出，用以傳送第三選通信號，該第三選通信號定界一主要封包；以及複數個資料匯流排輸出，用以傳送該主要封包於一資料匯流排之上，該主要封包包含由一有效負載所跟隨之封包標頭，該封包標頭指示將與該有效負載相關聯之類型。該記憶體裝置包含內部記憶體裝置及封包標頭解碼器。該內部記憶體裝置包含複數個資料匯流排輸入，用以接收該主要封包於該資料匯流排之上；第一選通輸入，用以接收第一選通信號，該第一選通信號指示的是，在該資料匯流排上之該信號有關第一類型之封包；以及第二選通輸入，用以接收第二選通信號，該第二選通信號指示的是，在該資料匯流排上之該信號有關第二類型之封包。該封包標頭解碼器包含時脈輸入，用以接收系統時脈信號；反相時脈輸入，用以接收反相系統時脈信號；資料匯流排輸入，用以接收該主要封包之一部分於該資料匯流排之上；第三選通輸入，用以接收該第三選通信號；脈衝產生器，用以根據該反相系統時脈信號及該第三選通信號來產生第四選通信號；以及選通產生器，用以根據以下來產生該第一選通信號及該第二選通信號的其中之一：該系統時脈信號；該資料匯流排上之該主要封包的該部分；以及該第四選通信號。
    在第1圖中所描繪的配置100之中，第一記憶體裝置104A，第二記憶體裝置104B，及第三記憶體裝置104C(統稱為或分別稱為104)係在環或迴圈配置中。用於寫入或讀取之該等記憶體裝置104的操作係由控制器102所組織，典型地，例如該控制器102可包含處理器(未顯示)，且該處理器可設置有來自軟體媒體(未顯示)之可電腦讀取的指令，用以執行本申請案之代表性方法。該軟體媒體可為碟片、磁帶、晶片、快閃記憶卡、或含有自遠距源所下載之檔案的隨機存取記憶體。
    控制器102係經由命令選通線，資料選通線，及資料匯流排而連接至第一記憶體裝置104A；同樣地，第一記憶體裝置104A係經由命令選通線，資料選通線，及資料匯流排而連接至第二記憶體裝置104B；當然，第二記憶體裝置104B係經由命令選通線，資料選通線，及資料匯流排而連接至第三記憶體裝置104C；最後，第三記憶體裝置104C係經由命令選通線，資料選通線，及資料匯流排而連接至控制器102。該控制器102亦由重設線，晶片致能線，時脈線，及反相時脈線而並聯地連接至該等記憶體裝置104的各個。
    在第2圖中的時序圖200之中，“命令及寫入資料封包”時序係描繪用於第1圖的配置100。在(可多重位元)資料匯流排上之至記憶體裝置104的輸入可代表命令，代表資料，代表目標裝置位址，或代表記憶體裝置內之位址。當晶片致能(CE#)線上的信號係在邏輯“低(LOW)”且在命令選通線上的信號(接收於CSI接腳)係在邏輯“高(HIGH)”時，資料匯流排之上的輸入可捕獲(移位至暫存器之中)於系統時脈線(CK)上之信號與反相系統時脈線(CK#)上之信號的交叉處之上。
    在第3圖中的時序圖300之中，“讀取資料封包”時序係描繪用於第1圖的配置100。當晶片致能(CE#)線上的信號係在邏輯“低”且在資料選通線上的信號(接收於資料選通輸入“DSI”接腳)係在邏輯“高”時，在資料匯流排上的輸出可在系統時脈線(CK)上之信號與反相系統時脈線(CK#)上之信號的交叉處移出。從接收邏輯“高”於DSI接腳之上時起，且當輸出邏輯“高”於DSO接腳上以及伴隨之讀取的資料時，在記憶體之中存在有固定的潛時。
    在第4圖中所描繪的配置400之中，第一記憶體裝置404A，第二記憶體裝置404B，及第三記憶體裝置404C(統稱為或分別稱為404)係在環或迴圈配置中。用於寫入或讀取之該等記憶體裝置404的操作係由控制器402所組織。
    控制器402係經由單方向之點對點資料匯流排及命令/資料選通線而連接至第一記憶體裝置404A；同樣地，第一記憶體裝置404A係經由單方向之點對點資料匯流排及命令/資料選通線而連接至第二記憶體裝置404B；當然，第二記憶體裝置404B係經由單方向之點對點資料匯流排及命令/資料選通線而連接至第三記憶體裝置404C；最後，第三記憶體裝置404C係經由單方向之點對點資料匯流排及命令/資料選通線而連接至控制器402。該控制器402亦由重設線，晶片致能線，時脈線，及反相時脈線而並聯地連接至該等記憶體裝置404的各個。
    第5圖描繪用於第一記憶體裝置404A，且相同地，用於其他記憶體裝置404之實例結構。特別地，第一記憶體裝置404A包含諸如使用於第1圖的記憶體裝置配置100中之第一記憶體裝置104A的傳統記憶體裝置504，定位於該傳統記憶體裝置504與輸入接腳介面之間的是封包標頭解碼器506。該封包標頭解碼器506接收來自CDSI接腳，資料匯流排接腳(D[0：n])，及反相系統時脈接腳(CK#)的輸入；該傳統記憶體裝置504自封包標頭解碼器506接收以命令選通或資料選通為形式之輸入，且自資料匯流排接腳(D[0：n])接收輸入。
    第6圖描繪用於第5圖之封包標頭解碼器506的實例結構成為包含選通產生器604及脈衝產生器606。該選通產生器604接收來自CDSI接腳，來自資料匯流排接腳(D[0：n])之最低有效資料匯流排接腳(D[0])，及來自脈衝產生器606的輸入。注意的是，該最低有效資料匯流排接腳(D[0])的使用代表一位元之封包標頭，而使用來編碼將由封包標頭解碼器506所使用之資訊，以便分辨選通信號的類型。在選擇性的實施例中，不同的資料匯流排接腳[D[m]，0<m≦n)可載送該一位元之封包標頭。由該等輸入，選通產生器604可產生Cmd_選通信號或資料_選通信號。脈衝產生器606接收來自CDSI接腳及反相系統時脈接腳(CK#)之輸入，並產生此處稱為“CDS_選通”之脈衝以供選通產生器604使用。選通產生器604之輸出，且因而，該封包標頭解碼器506之輸出係Cmd_選通信號或資料_選通信號。
    注意的是，該封包標頭可比一位元更長。在本申請案中，封包標頭係分辨二選通，且因此，僅需一位元。
    具備一位元之資料匯流排，該封包標頭將包含二位元：用於時脈之正緣的第一位元；以及用於時脈之負緣的第二位元。第一位元係編碼之位元，用以分辨二選通，以及第二位元係“無需理會”之位元。選擇性地，可將該無需理會之位元用來輸送其他的資訊，例如暫存器讀取與記憶體頁讀取之間的區別。
    具備八位元之資料匯流排，封包標頭將包含十六個位元：八個位元的第一位元可用於時脈的正緣上，而變成用以分辨二選通之編碼的位元；該八個位元之剩餘的七個位元可用於時脈的正緣上，而變成無需理會之位元；以及八個無需理會之位元可使用於時脈的負緣上。因此，存在有十五個無需理會之位元可使用來轉移關於額外參數之編碼的資訊。當使用該等無需理會之位元時，變得可將一部分之有效負載插入至封包標頭之內。實例內容可包含裝置位址(DA)，藉以允許早期之解碼。
    應理解的是，若將分辨超過兩個的選通時，則針對該分辨，將使用可用於該封包標頭中的該等位元之超過一個的位元。
    第7圖描繪用於第6圖之脈衝產生器606的第一實施例結構606A。如第6圖中所描繪地，第一實例脈衝產生器606A係根據反相系統時脈之所計時的正緣觸發之正反器702而實施成為邊緣偵測電路；尤其，該正緣觸發之正反器702接收來自CDSI接腳的輸入於“D”輸入處以及反相系統時脈於時脈輸入處，該正緣觸發之正反器702產生輸出Q及反相輸出。及(AND)閘704接收來自CDSI接腳之輸入及來自正緣觸發之正反器702的反相輸出之輸入；該及(AND)閘704之輸出，且因而，用於脈衝產生器606的第一實例結構606A之輸出係內部選通信號(CDS_選通)。
    例如將由具有數位電路設計中之標準知識的該等人士所瞭解地，由於已被添加至記憶體裝置504的輸入之額外的邏輯位準，可安排控制器102以便提供足夠的設立時間於選通產生器604，以閂鎖CDS_選通信號及產生Cmd_選通信號或資料_選通信號，也就是說，所有的接腳/邏輯裝置具有設立時間之需求。
    第8圖描繪用於第6圖之脈衝產生器606的第二實例結構606B。第二實例脈衝產生器606B係描繪為根據系統時脈之所計時的負緣觸發之正反器802，而實施成為邊緣偵測電路；尤其，該負緣觸發之正反器802接收來自CDSI接腳的輸入於“D”輸入處以及系統時脈於時脈輸入處，該負緣觸發之正反器802產生輸出Q及反相輸出。及(AND)閘804接收來自CDSI接腳之輸入及來自負緣觸發之正反器802的反相輸出之輸入；該及(AND)閘804之輸出，且因而，用於脈衝產生器606的第二實例結構606B之輸出係內部選通信號(CDS_選通)。
    用於第6圖之選通產生器604的實例結構係描繪於第9圖之中。該實例選通產生器604係描繪為根據系統時脈之所計時的正緣觸發之正反器902，而實施成為邊緣偵測電路；尤其，該正緣觸發之正反器902接收來自最低有效資料匯流排接腳(D[0])的輸入於“D”輸入處以及系統時脈於時脈輸入處，該正緣觸發之正反器902產生輸出Q及反相輸出。命令及(AND)閘904C接收來自CDSI接腳，來自CDS_選通，及來自正緣觸發之正反器902的輸出Q之輸入，該命令及(AND)閘904C之輸出係命令選通信號(Cmd_選通)；資料及(AND)閘904D接收來自CDSI接腳，來自CDS_選通，及來自正緣觸發之正反器902的反相輸出之輸入，該資料及(AND)閘904D之輸出係資料選通信號(資料_選通)。
    概觀地，第4圖之記憶體裝置配置400提供相對於第1圖之記憶體裝置配置100的選擇例；尤其，第4圖的記憶體裝置配置400提供降低接腳數之介面於控制器402與第一記憶體裝置404A之間以及後繼的記憶體裝置404之間。由控制器402使用給合命令選通信號(Cmd_選通)之功能與資料選通信號(資料_選通)之功能的單一選通信號，可促成降低接腳數之介面。再者，封包標頭係經由控制器402而包含於提供至資料匯流排的各個主要封包之中，所提供至資料匯流排的各個主要封包亦包含有效負載，而該有效負載的類型係由該封包標頭所識別。注意的是，在某些例子中，該有效負載係次要封包，該次要封包係將被轉移於具有Cmd_選通信號及資料_選通信號二者之記憶體裝置配置中的封包。在記憶體裝置404處，如第5圖中所描繪設置之封包標頭解碼器506作動以決定該次要封包是否係讀取資料封包或命令及寫入資料封包。根據該輸入，封包標頭解碼器506提供Cmd_選通信號或資料_選通信號以定界該次要封包，同時將該次要封包轉移至傳統記憶體裝置504。
    在操作中，由第4圖看來，該控制器402與第一記憶體裝置404A部分地通訊於命令/資料選通輸出(CDSO)接腳之上，且部分地通訊於資料匯流排(D[0：n])之上。該控制器402提供信號於CDSO接腳之上，且包含編碼的封包標頭於將被轉移在資料匯流排上之信號的開始處，其中在該處之編碼的封包標頭指示CDSO接腳上之提供是否將被視為命令選通信號(Cmd_選通)或資料選通信號(資料_選通)。
    如上述，第一記憶體裝置404A可使用封包標頭解碼器506來解碼標頭。第10圖中之時序圖1000描繪接收於第一記憶體裝置404A的CDSI接腳處之信號的蹤跡。在脈衝產生器606處，在CDSI接腳上之上升緣的接收將使正緣觸發之正反器702在反相系統時脈CK#的下一上升緣改變狀態；同時，在CDSI接腳上之邏輯“高(HIGH)”與在接腳上之邏輯“高(HIGH)的結合會使及(AND)閘704的輸出，亦即，CDS_選通，上升至邏輯“高(HIGH)”(請參閱第10圖中之t0)。
    當CDSI係高時(請參閱第10圖中之t1)，系統時脈的第一上升緣標示封包標頭的開始以及解碼封包類型的時間點，而且，t1-t0=用於CDSI及D[0：n]的設立時間。
    及(AND)閘704的輸出，亦即，CDS_選通維持在邏輯高(HIGH)位準，直至該正緣觸發之正反器702在反相系統時脈CK#的下一上升緣改變狀態為止(請參閱第10圖中之t2)。當產生於CDS_選通線上之脈衝持續比一系統時脈週期更小時，則可由選通產生器604辨識之資料匯流排(D[0：n])上的封包標頭之值的脈衝時間週期會足夠地長。藉其可由選通產生器604辨識之資料匯流排上的封包標頭之值的機制將隨後地加以說明。
    以雙資料率(DDR)來發出信號且具有一位元之資料匯流排，則一位元被轉移於系統時脈的各個上升緣以及另一位元被轉移於系統時脈的各個下降緣。在八位元資料匯流排上，直至16位元可以以一時脈循環之時間週期而轉移於封包標頭之中。
    如上述，選通產生器604係封包標頭解碼器506之元件，其可根據來自資料匯流排，CDSI接腳，系統時脈，及CDS_選通的輸入以產生Cmd_選通信號或資料_選通信號。第11圖中之時序圖1100描繪接收自正緣觸發之正反器902的“D”輸入處之最低有效資料匯流排接腳(D[0])的信號之蹤跡(D[0])。該正緣觸發之正反器902亦接收系統時脈於時脈輸入處，該系統時脈係由CK所標記之蹤跡所表示，CDS_選通(CDS_選通所標記之蹤跡)係接收於正緣觸發之正反器902的致能接腳之上。
    做為針對將CDS_選通之接收安排在正緣觸發之正反器902的致能接腳上之選擇例，電路設計者可選擇時脈閘控正反器，其中時脈係由諸如CDS_選通之控制信號而閘控於該處。一些應用特定之積體電路使用該時脈閘控正反器之方法以節省功率。
    如第11圖中所描繪地，當系統時脈CK係在邏輯“低(LOW)”且致能輸入(CDS_選通)亦正接收上升緣時(請參閱第11圖中之t0)，在正緣觸發之正反器902的“D”輸入處之D[0]接腳上的上升緣之接收將使該正緣觸發之正反器902在系統時脈CK的下一上升緣改變狀態(請參閱第11圖中之t1)。更特別地，在t1處，正緣觸發之正反器902的輸出Q會自邏輯“低(LOW)”切換至邏輯“高(HIGH)”，以及反相輸出會自邏輯“高(HIGH)”切換至邏輯“低(LOW)”。
    在第11圖中的t1處，至命令及(AND)閘904C之三個輸入係高(HIGH)(Q)，高(HIGH)(CDSI)，及低(LOW)(CDS_選通的反相)；因此，該命令及(AND)閘904C的輸出(Cmd_選通)係低(LOW)。
    在第11圖中的t2處，在CDS_選通上的信號躍遷至低(LOW)，所以至命令及(AND)閘904C之三個輸入係高(HIGH)(Q)，高(HIGH)(CDSI)，及高(HIGH)(CDS_選通的反相)；因此，該命令及(AND)閘904C的輸出(Cmd_選通)躍遷至高(HIGH)。
    在第11圖中的t1處，至資料及(AND)閘904D之三個輸入係低(LOW)()，高(HIGH)(CDSI)，及低(LOW)(CDS_選通的反相)；因此，該資料及(AND)閘904D的輸出(資料_選通)係低(LOW)。
    在第11圖中的t2處，在CDS_選通上的信號躍遷至低(LOW)，所以至資料及(AND)閘904D之三個輸入係低(LOW)()，高(HIGH)(CDSI)，及低(LOW)(CDS_選通的反相)；因此，該資料及(AND)閘904D的輸出(資料_選通)維持在低(LOW)，次要封包開始(先閂鎖)於CK之下一上升緣(請參閱第11圖中之t3)。
    第12圖中之時序圖1200描繪用於命令及寫入資料封包的蹤跡。特別地，在第12圖中之顯示包含系統時脈信號(CK)，反相系統時脈信號(CK#)，在CDSI接腳上之信號，在資料匯流排上之多重信號，CDS_選通信號，Cmd_選通信號，及資料_選通信號。在t0處，CDSI信號係由控制器102所提供，以及CDS_選通信號係由脈衝產生器606所提供。當CDSI係高時(請參閱第12圖中之t1)，則系統時脈的第一上升緣標示封包標頭的開始以及解碼次要封包類型的時間點。
    在t2處，亦即，在反相系統時脈的上升緣處，CDS_選通信號係由脈衝產生器606所解提供，且因為封包標頭包含對應於命令及寫入資料封包之存在的1於資料匯流排之上，所以Cmd_選通係由選通產生器604所提供。應瞭解的是，經由脈衝產生器606之CDS_選通的提供將允許選通產生器604使用封包標頭以適當地提供Cmd_選通或資料_選通。注意的是，只要提供CDSI，則維持提供Cmd_選通，藉以定界該命令及寫入資料封包於D[0：n]之上，該命令及寫入資料封包包含裝置位址(DA)，命令或排組位址(CMD/BA)，第一列位址(RA0)，第二列位址(RA1)，及第三列位址(RA2)。該次要封包開始(先閂鎖)於CK的下一上升緣之上(請參閱第12圖中之t3)。
    在第13圖中之時序圖1300描繪用於讀取資料封包的蹤跡。特別地，在第13圖中之顯示包含系統時脈信號(CK)，反相系統時脈信號(CK#)，在CDSI接腳上之信號，在資料匯流排上之多重信號，CDS_選通信號，Cmd_選通信號，及資料_選通信號。在t0處，提供CDSI信號及CDS_選通信號二者。在t2處，亦即，在反相系統時脈的上升緣處，解提供該CDS_選通信號，且因為封包標頭包含對應於讀取資料封包的0，所以提供資料_選通。應瞭解的是，經由脈衝產生器606之CDS_選通的提供將允許選通產生器604使用封包標頭以適當地提供Cmd_選通或資料_選通。注意的是，只要提供CDSI，則維持提供資料_選通，藉以定界該讀取資料封包於D[0：n]之上，該讀取資料封包包含資料位元組0，資料位元組1，資料位元組2，.........，及資料位元組2112。
    概觀地，由封包標頭所載送之資訊指示跟隨封包標頭之次要封包的類型。取代如第1圖中所描繪之接收二選通信號，亦即，在CDSI接腳處之Cmd_選通及在DSI接腳處之資料_選通的第一記憶體裝置104A，在第4圖中所描繪之配置400中的控制器402結合該二選通信號成為單一選通信號，而由第一記憶體裝置404A接收於CDSI接腳處；與接收該提供於CDSI接腳上之同時，第一記憶體裝置404A接收在一般所使用的封包之前的標頭中之編碼資訊於資料匯流排之上，該編碼的資訊代表由於在選通信號的數目中自二降低至一所損失的資訊。本申請案之觀點有關以外部邏輯裝置來提供給傳統的記憶體裝置504，該外部邏輯裝置係由選通產生器604及脈衝產生器606所代表，藉以准許單一選通操作。
    在標頭中之編碼的資訊指示該次要封包是否係命令及寫入資料封包或讀取資料封包，藉以提供由原始之二選通信號所通訊的所有資訊。
    本申請案之上述實施例僅打算做為實例；改變，修正，及變化可由熟習於本項技藝中之該等人士針對特定的實施例來完成，而不會背離由附錄於本文之申請專利範圍所界定之本申請案的範疇。
    504‧‧‧記憶體裝置
    506‧‧‧封包標頭解碼器
    权利要求:
    Claims (22)
    [1] 一種記憶體裝置，包含：至少一接腳，係配置用以接收一包含一位元的封包，位元被設為第一邏輯位準或第二邏輯位準；一選通輸入，係配置用以接收一單一選舉信號，該單一選通信號用以界定該封包；以及選通產生器電路，係配置用以：i)利用該單一選通信號來當該位元被設為該第一邏輯位準時產生一對應命令選通信號；以及ii)利用該單一選通信號來當該位元被設為該第二邏輯位準時產生一對應資料選通信號。
    [2] 如申請專利範圍第1項之記憶體裝置，其中該封包括由一有效負載跟隨之一封包標頭，且該封包標頭包括被設為該第一邏輯位準或該第二邏輯位準的該位元。
    [3] 如申請專利範圍第1項之記憶體裝置，其中該第一邏輯位準是“1”且該第二邏輯位準是“0”。
    [4] 如申請專利範圍第1項之記憶體裝置，其中該封包括一封包標頭及一次要封包。
    [5] 如申請專利範圍第4項之記憶體裝置，其中該命令選通信號當該元位被設為該第一邏輯位準時界定該次要封包。
    [6] 如申請專利範圍第4項之記憶體裝置，其中該資料選通信號當該位元被設為該第二邏輯位準時界定該次要封包。
    [7] 如申請專利範圍第1項之記憶體裝置，其中該至少一接腳是一資料匯流排接腳。
    [8] 如申請專利範圍第1項之記憶體裝置，其中該至少一接腳是八接腳。
    [9] 一種方法，包含：設置一單一選通信號作為到一裝置的輸入，該單一選通信號界定一封包，該封包容納於該裝置之至少一接腳上；確認該封包的一預定位元是否已被傳送到一第一邏輯位準或一第二邏輯位準；若該封包的該預定位元已被傳送到該第一邏輯位準，則使用該單一選通信號來產生一對應命令選通信號；以及若該封包的該預定位元已被傳送到該第二邏輯位準，則使用該單一選通信號來產生一對應命令資料信號。
    [10] 如申請專利範圍第9項之方法，其中該第一邏輯位準是“1”且該第二邏輯位準是“0”。
    [11] 如申請專利範圍第9項之方法，其中該封包括一封包標頭及一次要封包。
    [12] 如申請專利範圍第11項之方法，其中若該封包的該預定位元已被傳送到該第一邏輯位準，則該命令選通信號界定該次要封包。
    [13] 如申請專利範圍第11項之方法，若該封包的該預定位元已被傳送到該第二邏輯位準，則該資料選通信號界定該次要封包。
    [14] 如申請專利範圍第9項之方法，其中該裝置是一記憶體裝置。
    [15] 一種記憶體裝置之控制方法，該方法包含：傳送一選通信號，該選通信號定界一主要封包；以及同時傳送該主要封包於一資料匯流排之上，該主要封包包含由一有效負載所跟隨之一封包標頭，該封包標頭指示將與該有效負載相關聯之一類型。
    [16] 如申請專利範圍第15項之方法，其中該有效負載係一次要封包。
    [17] 如申請專利範圍第16項之方法，其中將與該次要封包相關聯之類型係命令及寫入資料封包。
    [18] 如申請專利範圍第16項之方法，其中將與該次要封包相關聯之該類型係讀取資料封包。
    [19] 一種記憶體裝置控制器，包含：一選通輸出輸入，用以傳送一選通信號，該選通信號定界一主要封包；以及複數個資料匯流排輸出，用以傳送該主要封包於一資料匯流排之上，該主要封包包含由一有效負載所跟隨之一封包標頭，該封包標頭指示將與該有效負載相關聯之一類型。
    [20] 如申請專利範圍第19項之記憶體裝置控制器，其中該記憶體裝置控制器是一雙資料率同步記憶體裝置控制器。
    [21] 如申請專利範圍第15項之方法，其中該資料匯流排促進讀取資料的傳遞。
    [22] 如申請專利範圍第19項之記憶體裝置控制器，其中該資料匯流排係配置用以促進讀取資料到該記憶體裝置控制器的傳遞。
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